wersja mobilna
Online: 340 Czwartek, 2016.09.29

Biznes

PCI Express 3.0 opóźnione

poniedziałek, 10 stycznia 2011 09:47

Zwiększenie prędkości popularnego złącza PCI Express było bardziej niż oczekiwane. Jednak PCI Special Interest Group (PCI SIG) planuje rozpoczęcie testów kompatybilności produktów dopiero na początku roku 2011, czyli około rok później niż się początkowo spodziewano. Niedawno organizacja opublikowała tymczasową wersję specyfikacji PCI Express 3,0, oznaczoną numerem 0,71, która umożliwia transfer nawet do 8 GT/s (miliardów operacji na sekundę).

Nowa klasa prędkości jest niezbędna do obsługi transmisji zgodnej z ethernetowymi standardami 40 Gb/s i 100 Gb/s, które zostały niedawno zatwierdzone przez Institute of Electrical and Electronics Engineers (IEEE). Będzie również przydatna w przypadku kart graficznych high-end, nowej generacji złączy Infiniband, dysków Flash oraz innych aplikacji wymagających wysokiej przepustowości. Według przedstawicieli PCI SIG, opóźnienie nie powoduje problemów, ponieważ prace nad technologią 40G Ethernet, do której złącze PCI Express 3.0 ma być wykorzystane, wciąż nie zostały ukończone przez firmy członkowskie.

Standaryzacja to proces prób i błędów, dlatego PCI SIG zawsze niechętnie podaje konkretne terminy. Przykładem może być sytuacja, gdy wyniki uzyskane przez jedną z firm świadczyły o zgodności ze specyfikacją, jednak następnego dnia okazało się, iż nie został uwzględniony wpływ takich kwestii, jak akustyka, efekty termiczne czy wilgotność.

Jest to bardzo dynamiczne środowisko z różnymi rodzajami danych, które często nie współgrają ze sobą, zatem tego typu problemy muszą być rozwiązywane na bieżąco. Do przyczyn opóźnienia zalicza się takie kwestie, jak zaawansowana korekcja oraz kodowanie konieczne do wsparcia przepustowości 8 GHz zapewnianej przez PCI Express 3.0.

Szczegóły korekcji i kodowania

Opublikowana w czerwcu wersja 0.71 specyfikacji wprowadza zmiany do sekwencji testowej, dzięki czemu możliwe będzie bilansowanie transmisji DC w celu poprawnego odzyskiwania sygnału zegarowego. Ponadto wprowadza konieczność użycia przynajmniej jednego korektora DFE (Decision Feedback Equalizer) w odbiorniku oraz trzech korektorów liniowych w nadajniku. W 2009 roku firma Gennum ogłosiła, że licencjonuje krzemowy kontroler oraz bloki warstwy fizycznej PCI Express 3.0, które wykorzystują pięć korektorów DFE.

Układy high-end do komunikacji od jakiegoś czasu zawierają wiele poziomów korekcji, jednak technologia ta jest stosunkowo nowa dla czołowych dostawców płyt głównych oraz układów do komputerów osobistych, którzy są podstawowymi użytkownikami PCI Express.

Różnice między wersjami

Pierwsza wersja PCI Express wspiera częstotliwości do 2,5 GHz i używa pojedynczego statycznego poziomu deemfazy sygnału. Druga generacja specyfikacji wprowadza dwa poziomy deemfazy, a maksymalna częstotliwość wynosi 5 GHz. Trzecia wersja PCI Express jest pierwszą, która wykorzystuje DFE oraz wprowadza dynamiczną cechę polegającą na negocjowaniu poziomów deemfazy sygnału przez nadajniki i odbiorniki podczas startu.

Jest to również pierwsza wersja standardu, która zamiast kodowania 8 bit/10 bit stosuje bardziej złożone, lecz jednocześnie bardziej efektywne kodowanie 128 bit/130 bit. Przy prędkościach dochodzących do 8 GHz znaczenie ma również jakość kanału transmisyjnego, przez który przechodzi sygnał. Dlatego PCI SIG opublikuje przykładowe parametry rozproszenia (S parameters) opisujące kanał PCI Express oraz podstawowe oprogramowanie open source do testowania kanałów pod kątem występowania interferencji.

Będzie to pierwszy przypadek, gdy PCI SIG opublikuje takie narzędzie. Według przedstawiciela PCI SIG, zanim projekt zostanie upubliczniony, należy mieć pewność, że będzie działał, stąd opóźnienia związane ze specyfikacją. PCI Express 3.0 ma być kompatybilne z wcześniejszymi wersjami, a całkowita długość ścieżek na płytce wyniesie 50 cm. Według PCI SIG, do produkcji wymagany będzie proces technologiczny 65nm, jednak wiele firm wykorzysta nowszą technologię o wymiarze 45nm.

Oficjalne testowanie produktów rozpocznie się na początku 2011 roku, a pierwsze listy kompatybilnych urządzeń zostaną opublikowane przez PCI SIG na jesieni. Co prawda już obecnie istnieją produkty zgodne z PCI Express 3.0, lecz PCI SIG nie zamierza ich publicznie zatwierdzać przed fazą testów. Jak twierdzi przedstawiciel Intela, w przeszłości istniały pewne różnice między specyfikacjami o numerach kodowych 0.7 i 0.9, do których zaliczały się zmiany na poziomie krzemu, zatem jeśli ktoś projektuje urządzenia zgodne z roboczą wersję specyfikacji to ryzykuje ich niekompatybilnością z finalną wersję standardu. Natomiast pomiędzy wersjami 0.9 i 1.0 nie będzie już żadnych zmian dotyczących krzemu.

Testowe układy

Kilku członków PCI SIG opracowało już testowe układy PCI Express 3.0, a wyniki ich prac badawczych są obecnie weryfikowane przez grupę roboczą pracującą nad trzecią wersją PCI Express. Gdy tylko specyfikacja zostanie ukończona, PCI SIG zamierza zająć się kolejnymi inicjatywami, jednak przynajmniej przez większą część 2011 roku organizacja będzie wciąż skupiona na testowaniu kompatybilności produktów. Kolejna konferencja PCI SIG dostarczy więcej informacji na temat tego, co dokładnie kryje się za PCI Express 3.0.

Grzegorz Michałowski

 

World News 24h

środa, 28 września 2016 19:55

STMicroelectronics has extended its high-performance STM32F4 MCU series at the entry level, introducing new devices with more memory and extra features, as well as the first STM32F4 MCUs qualified to 125°C. The new STM32F412 and high-temperature STM32F410 MCUs give designers more choices within the economical Access Lines, which feature the 84MHz and 100MHz ARM Cortex-M4 cores and 128KB to 1MB Flash with up to 256KB RAM.

więcej na: www.st.com