IP Core w projektach FPGA - tworzenie i praktyczne aplikacje

Podczas warsztatów zostaną przedstawione i będą realizowane przez uczestników pełne ścieżki implementacji projektów z wykorzystaniem rdzeni IP (IP core) dostępnych w systemie projektowym Quartus Prime (z użyciem narzędzia Qsys) oraz budowanych samodzielnie, w tym IP core do sprzętowego debugowania działania projektów.

Każdy realizowany projekt będzie pokazany w pełnej ścieżce: od opisu, przez syntezę, symulację, aż do wykonania w fizycznym układzie scalonym FPGA. Domyślnym językiem HDL używanym podczas warsztatów jest Verilog.

Szkolenie odbywa się w małych grupach – maksymalnie 8 osób.

Oczekiwane przygotowanie słuchaczy

Znajomość podstaw budowy i działania FPGA.

Zalecane są co najmniej podstawy znajomości działania środowiska projektowego Quartus Prime (można je nabyć podczas szkolenia „Pierwsze kroki z FPGA”).

Uczestnicy warsztatów muszą być wyposażeni w:

• kompletny zestaw maXimator (w tym programator zgodny z USB Blaster, shield, płytkę bazową, kabel JTAG IDC10/IDC10),
• dwa kable ze złączami USB-A/MicroUSB,
• komputer z:
  • zainstalowanym pakietem Intel Quartus Prime Lite Edition (Free) w wersji 16.0 lub nowszym
  • zainstalowanym symulatorem ModelSim-Intel FPGA Edition w wersji Starter Edition (free)
  • zainstalowaną biblioteką MAX 10 FPGA device support
  • zainstalowanym driverem USB Blaster
  • dwoma złączami USB: do podłączenia płytki programatora i płytki głównej Maximator

(po instalacji należy zrobić test: otworzyć projekt test_led i zaprogramować układ FPGA) Pliki projektowe przesyłamy uczestnikom drogą elektroniczną.