W środowisku ALINT-PRO 2025.12 szczególny nacisk położono na eliminację różnic interpretacyjnych między językami opisu sprzętu (Hardware Description Languages): VHDL, Verilog i SystemVerilog. Zbiór reguł, który w najnowszej wersji wprowadzono pozwala jednoznacznie ograniczyć błędy związane m.in. z nieprawidłowym przekazywaniem parametrów do plików napisanych w różnych językach. Dostarcza on również ujednoliconego sposobu instancjonowania modułów jednostek we wszystkich projektach środowiska.
W przypadku instancjonowania modułów Verilog w plikach językach VHDL obowiązkowo wprowadzana jest deklaracja komponentów. Następnie sprawdzane jest zachowanie rozróżniania wielkości liter w nazwach oraz na koniec następuje skojarzenie portów i uwzględnienie parametrów. Analogiczne zasady stosowane są w trakcie instancjonowania modułów VHDL w plikach języka Verilog, gdzie dodatkowo parametry nie są zastępowane słowem kluczowym "defparam".
Na wszystkich etapach projektowania intencje użytkowników są precyzyjnie odwzorowywane, a kody w plikach zachowują spójność. Środowisko ALINT-PRO 2025.12 udostępniane jest kanałami wsparcia technicznego oraz kanałami dystrybucji produktu, a także może zostać ocenione po zgłoszeniu stosownego wniosku do producenta.
Więcej na: www.aldec.com
