Agilent Technologies zestaw testowy

Zestaw testowy pamięci DDR3 z modułem do analizy stanów logicznych

Firma Agilent Technologies zaprezentowała pierwszy na rynku zestaw do walidacji i debugowania układów z pamięciami DDR3, przeznaczony dla projektantów systemów komputerowych i pamięci embedded. W skład zestawu wchodzi najszybszy obecnie moduł analizy stanów logicznych 16962A o szybkości rejestracji 2,0GT/s w trybie full-channel, komplet adapterów testowych dla układów DDR3 zamykanych w obudowach BGA i DIMM oraz pierwsze środowisko pomiarowe zapewniające zgodność ze standardem DDR3. 

Zestaw jest polecany dla inżynierów działów badawczo-rozwojowych zajmujących się integracją kontrolerów pamięci z układami DDR do celów testowych. Stanowi to kluczowe wyzwanie dla większości projektantów, jako że projekt kontrolera pamięci można opracować w domu lub nabyć od dostawcy komponentów IP. Najważniejsze cechy i zalety zestawu testowego DDR3 to: * moduł analizy stanów logicznych 16962A o szybkości rejestracji 2,0GT/s i częstotliwości pracy układu wyzwalania równej 2GHz, umożliwiający niezawodne wyzwalanie i rejestrację sygnałów DDR3 1600. 

Wraz z zestawem adapterów i próbników oraz oprogramowaniem stanowi komplety system testowy pamięci DDR3. * adaptery testowe serii W3630A dla układów DDR3 BGA zapewniają bezpośredni dostęp do wszystkich wyprowadzeń układu, obciążając go w minimalnym stopniu i nie pogarszając integralności sygnałów. Pozwalają na analizę sygnałów warstwy fizycznej za pomocą oscyloskopów i analizatorów widma. * próbnik N4835A DDR3 nakładany na układy DDR3 zamontowane w module umożliwia bezpośredni dostęp do szyny pamięci i rejestrację sygnałów w zakresie szybkości do 1.6GT/s. 

Oprócz wymienionych modułów sprzętowych firma Agilent oferuje pierwsze na rynku narzędzie programowe B4622A przeznaczone do analizy transmisji i zgodności ze standardami DDR2/DDR3. Narzędzie to umożliwia identyfikację błędów czasowych i błędów protokołu, automatyczną konfigurację układu wyzwalania adresów fizycznych oraz prezentację danych statystycznych szyny i histogramu dostępu do adresów. Pozwala zwiększyć efektywność i produktywność podczas procedury walidacji pamięci DDR.