Środa, 13 lutego 2019

Technologia półprzewodników będzie się rozwijać wzdłuż osi Z

Przez wiele lat zastanawialiśmy się, co będzie z technologią półprzewodników, gdy wymiar charakterystyczny technologii nie da się już dalej zmniejszać. Jak podaje Wikipedia, aktualnie jest to już tylko 7 nm, a dostępne prognozy mówią o jeszcze jednym skoku technologii, tym razem na 5 nm, który ma nastąpić około 2020 roku. Chyba na tym skończy się możliwość skalowania, jakie zapewnia krzem.

Technologia półprzewodników będzie się rozwijać wzdłuż osi Z

Jednak nikt z tego powodu nie bije na alarm ani nie biadoli, że prawo Moore’a przestanie działać i elektronika nie będzie mogła się rozwijać. Przeciwnie, rozwój będzie jeszcze szybszy, zmieni się tylko kierunek scalenia z układu XY na Z. Innymi słowy, nowoczesne układy scalone będą szybko się zmieniać w wielopiętrowe struktury trójwymiarowe (3D IC).

Nietrudno zauważyć, że podstawą wielu nowoczesnych urządzeń jest chip SoC. Składa się on z przypominającego miniaturowy obwód drukowany podłoża, które ma od dołu wykonane kontakty lutownicze, a na górze są zamocowane i połączone ze sobą struktury scalone. SoC przypomina miniaturową płytkę drukowaną, co oznacza, że zajmuje stosunkowo dużo miejsca, gdyż chipy leżą obok siebie. SoC jest przez to podłoże skomplikowany w produkcji i testowaniu. Niemniej zaletą SoC-a jest możliwość połączenia w jednym układzie różnych materiałów półprzewodnikowych i procesów technologicznych, co pozwala na integrację układu radiowego z cyfrówką i obwodami analogowymi.

Wiele zadań rozwojowych branży półprzewodników kieruje się zatem w taką stroną, aby te struktury, składające się na SoC, zamiast obok siebie leżały równo jedna na drugiej. Nie jest to łatwe zadanie, gdyż na razie struktura krzemowa miała cienką warstwę aktywną oraz grube podłoże, niczym laminat z folią miedzianą. Innymi słowy, cała część aktywna była u góry, przez co złożenie SoC- a w wielostrukturową kanapkę było problemem z uwagi na konieczność realizacji połączenia elektrycznego między spiętrzonymi strukturami i zamontowanie tego stosu w obudowie.

Aby osiągnąć możliwość spiętrzania, konieczne było opanowanie wykonywania przelotek z góry na dół podłoża krzemowego. Dzięki nim struktury scalone ułożone piętrowo są połączone elektrycznie ze sobą oraz z kontaktami obudowy. Koncepcja wydaje się prosta, ale uzyskanie powtarzalności procesu, a więc też wysokiego uzysku technologicznego, jest dużym wyzwaniem. Poza połączeniem elektrycznym wymagane jest zapewnienie wydajnego odprowadzania ciepła, trwałości połączeń przez przelotki i odporności mechanicznej, aby całość stosu nie zamieniła się w krzywą wieżę pod wpływem naprężeń mechanicznych i cieplnych.

Prace nad układami 3D przyspieszyły w ostatnim okresie, wprawdzie nie są one jeszcze produkowane masowo, tylko w krótkich prototypowych seriach (np. przez Tezzaron Semiconductor), co oznacza, że moment komercjalizacji technologii jest już bliski. Pomoc nadeszła od wytwórców pamięci NAND Flash, które dla osiągnięcia wysokiej pojemności buduje się w podobny sposób, z wykorzystaniem przelotek TSV (Thru Silicon Via). Najnowsze konstrukcje wchodzące na rynek mają nawet 100 warstw w ramach jednej struktury półprzewodnikowej i ich producenci rozwiązali przynajmniej część problemów, z jakimi będą się mierzyć wytwórcy układów 3D, pozostały głównie te związane z pasowaniem do siebie struktur w stosie.

Przykłady płynące z obszaru pamięci Flash i zapowiedzi w zakresie układów 3D wyraźnie wskazują, że zaczyna się nowy wyścig technologiczny – związany ze skalowaniem chipów w pionie. Spiętrzenie kilkunastu 100-warstwowych struktur pamięci już za parę lat będzie możliwe, ale wiadomo, że rekordy będą się pojawiać co chwila.

Być może jest czas na to, aby zaproponować analogiczne do Moore’a prawo dotyczące spiętrzania struktur. Per analogiam do oryginalnej formuły można przyjąć, że liczba warstw w układach 3D będzie się podwajać co dwa lata. Przed elektroniką zawsze jest świetlana przyszłość!

Robert Magdziak

Polecane

Nowe produkty

Zobacz również